高性能差分时钟缓冲器 Differential Clock Buffe：赛思为通信、雷达、测量、工控等领域提供高性能、低噪声的差分时钟 Buffer。用于高频、低抖动时钟 / 数据分配和电平转换。可从两个差分输入或一个晶体输入中选择输入时钟。所选择的输入时钟被分配到两组输出，每组输出包含5个差分输出，另外还有1个带Sync同步功能的 LVCMOS 输出。两个差分输出组可被独立配置为 LVPECL、LVDS 或HCSL 电平，或者被配置为输出高阻。LVCMOS 输出具有用于在启用或禁用时实现毛刺脉冲时钟输出的同步使能输入控制。

附加抖动最高为 41fs。