PCIe（Peripheral Component Interconnect Express）已经成为服务器、工作站、工业计算机中最主流的高速串行互联标准。从Gen1的2.5GT/s到Gen5的32GT/s，速率每一代翻番，对参考时钟的要求也愈发苛刻。理解PCIe时钟架构，是高速硬件设计不可或缺的基本功。

PCIe规范定义了两种时钟架构：独立参考时钟（Independent Reference Clock）和共同参考时钟（Common Reference Clock）。在独立参考时钟架构中，Root Complex和Endpoint各自使用独立的时钟源，两者之间没有频率同步关系，链路通过弹性缓冲器（Elastic Buffer）吸收频率偏差。这种架构布线简单，但对时钟抖动的裕量要求较宽，因为接收端可以通过CDR（时钟数据恢复）从数据本身提取时钟。

共同参考时钟架构则要求Root Complex和Endpoint共享同一路参考时钟，通常由主板上的时钟发生器输出，通过时钟缓冲器扇出到PCIe插槽的REFCLK引脚。这种架构的优势在于发射端和接收端使用同源时钟，CDR可以工作在“锁定”模式，不需要跟踪频率漂移，因此对抖动的容忍度更高，在Gen4及以上速率中几乎是必选方案。

PCIe参考时钟的标准频率为100MHz，电平标准为HCSL（High-Speed Current Steering Logic）。HCSL是一种差分电流模式逻辑，摆幅约为0.8V，共模电压约为0.6V，其上升/下降时间控制在数十皮秒级别，在功耗和EMI之间取得了良好平衡。时钟缓冲器需要能够提供标准的HCSL输出，且输出间偏斜不超过10ps，以满足多插槽板卡的同时采样要求。

抖动预算是PCIe设计中最常被挑战的环节。以Gen4（16GT/s）为例，规范允许的总附加抖动约为0.18UI（单位间隔），即约11ps RMS。这一预算需要分配给时钟发生器抖动、参考时钟走线损伤、发送端抖动、信道损耗和接收端容限等多个环节。一个典型的预算分配是：时钟源抖动<5ps，走线损耗引入抖动<3ps，信道损耗引入抖动<3ps。因此，选择低抖动的时钟发生器和高质量的参考时钟布线至关重要。

在实际设计中，PCIe参考时钟走线需要做差分等长处理，对内偏差控制在5mil以内，对间偏差可以宽松一些。参考时钟不应跨越AC耦合电容（数据通道才有AC耦合），也不应经过过孔变换层——每一次过孔都会引入阻抗不连续和回流路径中断。对于Gen5及以上设计，许多工程师开始使用展频时钟（SSC）来降低EMI辐射，但展频会增加少量抖动，需要在EMC合规和抖动预算之间找到平衡点。

Saisi在PCIe时钟解决方案方面积累了丰富经验，其时钟发生器和缓冲器产品完全符合PCIe Gen3/Gen4/Gen5规范要求，提供低抖动、低偏斜的参考时钟输出，已广泛应用于服务器、工业计算机和通信设备的PCIe时钟设计中。